요약
OKI가 차세대 HBM 웨이퍼 검사 장비에 쓸 124층 PCB 기술을 개발했습니다.
OKI 그룹의 인쇄회로기판(PCB) 회사인 OKI 서킷 테크놀로지의 보도자료입니다. AI 반도체에 얹는 HBM(고대역폭 메모리) 같은 차세대 메모리를 웨이퍼 단계에서 검사하는 장비용 기판이라고 소개했습니다. 원문을 읽지 못했습니다. HN 이용자가 인용한 대목에 따르면 보도자료는 2025년 4월에 나왔습니다. 니가타현 조에쓰 공장에서 2025년 10월까지 양산 기술을 확립하는 것이 목표라고 합니다.
HN 반응
- 쓰임새를 묻는 질문에 이용자들은 HBM 칩마다 수천 개인 연결을 검사 회로로 끌어내려면 층이 많이 필요하다고 풀이했습니다.
- 1년 넘은 소식이고 기존 108층보다 15% 늘었을 뿐인 점진적 개선이라는 지적도 나왔습니다.
그러니까... 언제쯤이면 누가 386이나 6501을 디스크리트 회로 없이 오로지 마더보드만으로 다시 만들어 낼까요?
그건 이미 가능하지 않나요? The MOnSter 6502라는 게 있는 걸로 아는데요. 386은 저도 잘 모르겠어요. 제 전문 분야에서 너무 멀어서요.
https://monster6502.com/
386 복제품은 비현실적으로 클 겁니다. 6502는 트랜지스터가 3.5k개인데 386은 약 275k개나 되니까요. MOnSter 6502와 같은 축척으로 만들면 PCB 면적이 100제곱피트쯤 됩니다.
층수는 제약 조건이 될 만한 문제가 전혀 아닙니다. 실제 i386DX는 금속층을 두 겹까지만 지원하는 공정으로 만들어졌고, PCB 버전은 실리콘과 같은 제약을 받지 않습니다.
ARM1은 32비트 CPU인데도 트랜지스터가 2만 5천 개 정도밖에 안 됐으니, 부품을 조금만 더 가깝게 붙일 수 있다면 해볼 만한 후보일 겁니다. 다만 그러려고 굳이 대단한 PCB가 필요하진 않고, 크기가 몇 제곱피트나 되면 클럭 속도는 아주 느려야 하겠죠.
하지만 스택을 수직으로 재배치하는 건 가능하지 않을까요?
트랜지스터 같은 부품은 보통 PCB 표면에 올려야 합니다. (부품을 PCB 안에 내장하는 기술도 있지만, 비용이 엄청나게 비싸서 이런 프로젝트에는 현실적으로 쓸 수 없습니다.)
아마 어려울 겁니다. 트랜지스터는 열이 나는데, 표면 실장 트랜지스터를 PCB 층 사이에 끼워 넣을 수도 없으니까요. 간격을 두고 PCB를 수직으로 쌓을 수는 있겠지만, 그럴 거면 일반 PCB로도 충분합니다.
PCB 한가운데에 부품을 내장하는 건 가능하긴 합니다. 다만 아주 특수한 공정이에요. 말하자면 골치 아픈 공정인데, PCB 제조 단계와 조립 단계가 서로 뒤섞여서 두 단계 모두 더 복잡해지거든요.
흥미롭네요. 알려 주셔서 감사합니다.
그래도 층끼리 연결해 줄 무언가는 있어야 합니다. 양면에 MSPM0C1104를 들어가는 만큼 최대한 많이 올린 보드를 만들어 볼 수도 있겠죠. 층을 활용해서 좀 별난 상호 연결 구조도 만들 수 있을 거고요.
dsbga-28 패키지의 MSPM0G1106이 층을 소진하기엔 더 나을지도 모릅니다. 그래도 4.2mm^2니까 1제곱센티미터에 24개쯤 되겠네요.
그건 칩 하나로 시스템 전체를 에뮬레이션하는 MiSTer 아닌가요?
링크를 안 눌러 보셨다면 말씀드리는데, 정말 두꺼운 회로 기판입니다. 치수는 안 나와 있지만 최소 1cm는 돼 보여요.
이게 무슨 의미인지 설명해 주실 분 계신가요?
HBM 웨이퍼 검사 장비용이라고 밝히고 있습니다.
PCB(인쇄회로기판) 업체인 OKI 그룹이 HBM 같은 차세대 고대역폭 메모리용 웨이퍼 검사 장비에 쓰이는 124층 PCB 기술을 성공적으로 개발했다
최신 반도체는 처리하는 신호가 엄청나게 많고, 공정 미세화로 웨이퍼에 탑재되는 칩 수도 늘어나므로, 검사 장비에 쓰이는 PCB는 밀도를 높이고 층수를 늘릴 필요가 있다.
회사가 링크해 둔 반도체 테스트 페이지1에 도전성 페이스트가 언급되어 있습니다. 그러니까 웨이퍼 전체를 이런 PCB 위에 올려 놓고, 솔더 같은 것 대신 도전성 페이스트로 연결해서 테스트하는 것 같아요. 그리고 층수가 많은 건 칩마다 나오는 모든 연결(핀)을 테스트 회로까지 빼내면서도, 고속 신호에 필요한 높은 신호 무결성을 유지하기 위해서고요.
HBM은 버스 폭이 1024비트, 앞으로는 2048비트2로 넓어지면서 속도가 빠른 만큼 상황이 더 나빠집니다. HBM 칩을 잘라서 GPU 칩 등에 본딩하기 전에 웨이퍼 상태에서 테스트하려면 칩 하나당 수천 개의 연결을 빼내야 합니다. 그래서 일반 PCB보다 훨씬 많은 층이 필요한 거죠.
어디까지나 제가 아는 선에서 해 본 추측입니다.
배선(trace)과 게이트를 몇 층으로 깔 수 있느냐는 PCB에서 IC들을 얼마나 정교하게, 얼마나 많이 연결할 수 있느냐를 가르는 중요한 요소입니다. 전원, 접지, 통신 배선을 깔아야 하니까요. 소프트웨어로 배치를 계획할 수 있는 복잡도 같은 다른 고려 사항도 많습니다. 하지만 배선 층을 쌓으면 그만큼 능력이 늘어납니다. 단순하게 보면 층이 많을수록 능력이 높은 겁니다.
2026년 8월자 이 글에서는 20층을 복잡한 설계용이라고 하네요. https://www.pcbasic.com/blog/pcb-layers.html 그러니 124층은 어마어마하게 늘어난 것 같습니다.
제 분야가 아니라서 아마 다 틀렸을 텐데, 도움이 됐으면 좋겠네요.
요즘은 PCB 자체가 여러 가지 부품 역할을 하는 경우가 많습니다.
칩을 더 높은 밀도로 실장할 수 있다는 건 장점 중 하나일 뿐이고요. 원가를 최적화하는 소비자 제품에서 이런 걸 볼 일은 아마 없을 겁니다. =3
가중치가 고정된 물리적 LLM 보드요.
신호 무결성 측면에서 엉망이 되지 않을까요?
신호를 알아서 똑똑하게 라우팅해 주는 도구가 있을 텐데요.
PCB 설계자들한테 듣기로는 손으로 배치한 PCB만이 좋은 결과가 나온다고 하더군요.
층의 절반은 접지면이어야 할 텐데, 그렇다 쳐도 엉망이 되겠죠.
이봐, 층 안에 층을 넣는 걸 좋아한다고 들었는데 말이야.
(2025)
OKI요? 제 셀룰러 스캐너 그 OKI요?
OKI라면... 제가 쓰던 낡은 레이저 프린터 그 OKI요?
OKI라면... 제 낡은 Microline 82a 도트 매트릭스 프린터 그 OKI요?
브르르르브르브르르르브르르트! 스크르르르르르르르르르트!
아니, 이거 2025년 거잖아요. 2026년 말에 Hacker News에 올릴 만한 소식이 아니라고요.
그리고 124층 PCB는 기존 108층 PCB보다 겨우 15% 많은 것뿐이에요. 점진적 개선이죠!