요약
마이크론이 20년 넘게 연구한 4F² DRAM을 양산하지 않고 6F² 구조를 계속 쓰기로 했습니다.
핫하드웨어가 마이크론의 기술 웨비나 발표를 전했습니다. 마이크론 CTO 스콧 디보어는 4F²로 바꿔도 밀도 이득은 작고 비용과 공정 복잡도만 크게 늘어난다고 설명했습니다.
왜 중요한가
- 삼성전자, SK하이닉스, 중국 CXMT가 모두 4F²를 추진하는 가운데 마이크론만 다른 길을 골랐습니다.
- 경쟁사가 4F²를 싸게 양산하면 마이크론이 뒤처지고, 커패시터 한계에 막히면 마이크론의 판단이 옳았던 셈이 됩니다.
- 마이크론은 아낀 자원을 장기 목표인 3D DRAM(저장 셀을 여러 층으로 쌓는 메모리)에 모을 계획입니다.
핵심 내용
- 4F²는 셀 하나가 최소 선폭 F 기준 4F² 면적만 차지하는 배치로, 6F²보다 셀 면적이 3분의 1 작습니다.
- 디보어 CTO는 DRAM 밀도를 정하는 것은 셀 면적이 아니라 커패시터 사이에 필요한 간격이라고 했습니다.
- 4F²는 마이크론이 처음 고안했지만, 여러 해 상용화를 시도하다 포기했다고 밝혔습니다.
- 1δ 공정 수율을 끌어올리는 중이며, 웨이퍼 본딩(웨이퍼를 붙여 쌓는 기술)을 쓴 1ε을 개발하고 있습니다.
- 그 뒤 ζÅ, ηÅ 세대까지 High-NA EUV(차세대 극자외선 노광 장비)와 새 소재로 6F²를 이어 갈 계획입니다.
HN 반응
- 뒤처진 회사가 기존 기술을 고수하면서 전략처럼 포장했다는 의심과, 마이크론이 EUV 도입을 늦춰 성공한 전례가 있다는 반론이 맞섰습니다.
- AI 수요로 기존 라인이 큰돈을 버는 지금 검증 안 된 기술에 투자를 돌리기 어렵다는 해석이 많았고, CXMT에 추월당할 것이라는 경고도 나왔습니다.
혁신 경쟁에서 뒤처진 회사가 마치 더 나은 혁신으로 갈아타려고 이번 혁신을 "건너뛰는" 척하는 것처럼 들려요.
실상은 그냥 낡은 걸 계속 붙들고 있는 건데, 그걸 선택인 것처럼 포장한 거죠.
"4F 포기"가 그렇게 좋은 생각이라면, 경쟁사들이 바보같이 4F를 내놓기 직전에 왜 굳이 패를 보여 줍니까? 끝난 뒤까지 패를 쥐고 있으면 안 됩니까?
이게 훌륭한 전략이 아니라 투자자들 들으라고 하는 포장일 가능성은 없을까요?
마이크론은 기술력이 아주 뛰어난 회사로 평가받습니다. 경쟁사들이 쓰는 제조 공정상의 온갖 부가 기술 없이도 선도적이고 성능 좋은 D램을 내놓은 탄탄한 실적이 있습니다. CEO도 옛날에 낸드 플래시를 개발한 핵심 엔지니어 중 한 명이었고요.
4F^2가 정말로 달성 불가능한 경우에만 마이크론에 이득이 되는 얘기입니다.
다른 회사들이 더 조밀한 셀을 만들어 내는데 마이크론이 못 만들면 정말로 뒤처지게 됩니다. 6/4=1.5입니다. 작은 개선이 아닙니다.
제 생각에 이건 "금리가 높으니 연구는 접고 지금 만드는 걸 그대로 찍어내는 쪽이 기업가치를 더 높게 받는다"는 식의 접근 같은데, 이런 게 회사를 죽일 수 있습니다.
마이크론이 하는 말은 기본적으로 3D D램의 길이 보이고, 몇 세대 동안 4F2로 넘어가느라 수율과 실효 생산능력에 타격을 입을 만한 가치가 없다는 겁니다. EUV 도입을 미룬 결정과 아주 비슷한데, 그때는 마이크론에 아주 잘 풀렸습니다.
2010년 무렵의 인텔을 그대로 묘사한 말이네요.
아닙니다. 인텔은 온갖 부가 기술을 다 동원하기로 유명했습니다. 그게 결국 10nm에서 무너진 큰 원인이었고요.
뒤처진 대형 기술 기업은 하나같이 한때 기술력이 아주 뛰어나다고 평가받았습니다. DEC, 인텔, SGI 등 많습니다.
(끝난 뒤까지 패를 쥐고 있으면 안 됩니까?)
마이크론은 주주들에게 책임을 지는 상장사입니다. 무엇을 하는지 설명해야 해요. 그래도 말씀하신 대로 수상쩍어 보이긴 합니다. 지금 옛 기술을 키워서 돈을 더 벌 수 있다고 해도, 그게 미래 혁신을 접을 이유는 되지 않습니다. 누가 봐도 현금이 넘쳐나는 회사라면 더더욱 그렇고요. 물론 4F의 추가 복잡성이 추가 비용만큼의 값어치가 없다는 말이 진짜라면 얘기가 다르겠지만요. 저는 이걸 평가할 만한 배경지식이 전혀 없습니다.
제가 보기엔 혁신가의 딜레마 같습니다. 지금 생산 라인이 너무 수익성이 좋아서[0], 아직 검증되지 않은(마이크론이 지금까지 요구해 온 이익률 기준으로 보면) 기술에 증설 여력을 돌리는 게 재무적으로 너무 큰 타격일 수 있어요. 게다가 4F 설계를 처음 내놓은 쪽이 마이크론이니, 온갖 점진적 개선에 대한 특허도 잔뜩 갖고 있을 겁니다. 그렇다면 순전히 냉소적이고 실리적인 관점에서는 나머지 20%를 다듬는 일은 다른 업체들이 하게 두고, 특허 포트폴리오를 지렛대 삼아 중기적으로 기술 이전을 받는 편이 재무적으로 말이 됩니다.
줄이면 이렇습니다. "기술적 복잡성과 주변 경제성은 남들이 알아내게 두자." 제조·확장 연구에서 돈이 많이 드는 구간이 끝난 뒤에 따라잡을 수 있다고 믿는 회사라면 말이 되는 접근이죠. 이 베팅이 좋은 선택인지는 두고 봐야 합니다.
0: 며칠 전 여기서 2027년 생산 능력이 이미 전부 팔렸다는 글을 읽지 않았나요?
마이크론이 밝힌 계획이 3D 스케일링에 집중하는 것이라면, mm^2당 생산 비용을 낮게 유지하는 게 완전히 합리적입니다. 삼성이 첫 양산 V-NAND 플래시를 내놨을 때, 2D 피처 크기는 최첨단 낸드 플래시보다 오히려 컸습니다. 90단 플래시를 만들 때 따르는 공정 공차(종횡비가 중요합니다!)와 생산 장비 비용 때문이었죠. 이 흐름은 계속 이어졌습니다. 점점 작아지는 셀에 저장되는 전하량이 줄면서 생기는 문제를 보완하는 것보다 층수를 더 쌓아 만드는 쪽이 싸기 때문입니다.
일반인이 알아듣게 D램 식으로 풀면 이렇습니다. 로 해머 공격은 하드웨어 차원에서 인접 셀의 크기와 간격을 키워서 완화합니다. 피처 크기 스케일링을 더 밀고 가면 어느 시점부터는 로 해머류 공격에 충분히 견디면서 마이크론 내부 신뢰성 목표까지 만족하는 4F 셀을 만들 수 없게 됩니다. 2000년대 초 인텔이 펜티엄 4에서 전력 장벽에 부딪혀, 클럭 속도만 올리던 방식에서 엔지니어링 방향을 틀어야 했던 때와 비슷합니다.
마이크론은 D램 주문 파이프라인을 들여다볼 수 있으니, 경영진은 앞으로 2년 안에 공급 과잉이 올 가능성을 상당히 크게 반영해야 할 겁니다. 그러면 방향 전환이 더 합리적으로 보이죠. D램 가격 폭락은 업계에서 주기적으로 일어나는 일이고, 1990년대에는 반덤핑 관세와 법정 다툼으로 이어졌습니다(인텔이 1985년에 D램에서 손을 떼고 복잡한 로직 소자로 옮겨 간 이유이기도 하고요). 마이크론 경영진은 그 지루한 법정 싸움이 되풀이되지 않도록 의식적으로 애쓰고 있다고 확신합니다.
저라면 법적 문제보다는 엔지니어링 문제를 택하겠습니다. 언제든지요.
(제조·확장 연구에서 돈이 많이 드는 구간이 끝난 뒤에 따라잡을 수 있다고 믿는 회사라면 말이 되는 접근이죠. 이 베팅이 좋은 선택인지는 두고 봐야 합니다.)
기사를 보면 CXMT가 2026년 말까지 4F^2 서버용 RDIMM을 내놓겠다고 약속했고, 링크된 기사에는 CXMT가 팹 건설 기간을 업계 표준인 2년에서 단 1년으로 절반 줄였다고 나옵니다. 마이크론이 이걸 어떻게 따라잡습니까?
메모리 3강 체제는 지금 슬로 모션으로 사고가 나는 중입니다. 브레이크를 밟으면 이익이 줄어드니까요. 기존 업체들은 2~5년 안에 CXMT에 호되게 당할 테고, 그때 가서는 "국가 안보"를 이유로 미국이나 한국 정부의 구제를 받으면서 이런 일이 올 줄은 몰랐다는 듯이 굴 겁니다.
(그게 미래 혁신을 접을 이유는 되지 않습니다.)
가능한 경로를 다 짚어 보고 막다른 길이라고 판단한 것 같습니다. 공정 비용을 들이는 수고에 비해 밀도 증가가 작으니, 밀도는 비슷하면서 웨이퍼당 비용은 훨씬 낮은 더 단순한 공정을 택한 거죠. 언젠가 다시 돌아올 수도 있습니다. 4F를 발명한 쪽이 마이크론이고, 거기에 쌓아 둔 IP 투자도 상당하니까요.
기회비용도 있을 수 있습니다. AI 거품은 지금이고, 현재의 극도로 수익성 높은 제품 라인에서 자원을 빼 가는 건 뭐든 최악의 선택이에요. 거품이고, 경영진은 그걸 바닥이 날 때까지 쭉 빨아먹을 선관 의무가 있습니다.
한때 잘나갔다가 고철 더미로 끝난 메모리 기술이 이번이 처음도 아닙니다. RDRAM을 보세요.
시장 적합성은 100% 최고의 기술을 이깁니다. 다들 베타맥스를 떠올려야 합니다.
(무엇을 하는지 설명해야 해요.)
그럴 필요 전혀 없습니다. 상장사라도 향후 실적 가이던스조차 제공할 의무가 없어요. 전략적인 이유로 많은 회사가 하는 것뿐입니다. 발표를 하는 유일한 이유는 그렇게 하는 게 전략적으로 이득이 될 때뿐이죠.
맞는 말이긴 한데, 이건 Regulation S-K의 Item 303에 해당하지 않나요? 향후 매출 가이던스를 제공할 의무는 없어도, 사업 라인에서 철수하는 거라면 그 결정으로 이어진 미래 추세와 위험을 10Q/10K에 공시해야 하는 것 아닌가요?
why show their hand right before their competitors make the foolish choice of releasing it?
(경쟁사들이 바보같이 4F를 내놓기 직전에 왜 굳이 패를 보여 줍니까?)
마이크론이 상장사라서 경영진이 투자자 커뮤니티의 질문에 답해야 하기 때문이라고 생각합니다.
그리고 D램은 범용 상품 사업이라서, 신제품을 가장 먼저 내놓은 데서 나오는 이익을 못 챙겨도 장기적으로는 얼마든지 수익을 낼 수 있습니다.
마지막으로, 새 기술이 막 나왔을 때 거기에 베팅하지 않는 시장 세그먼트는 언제나 있습니다.
저 정도 마진이면 비트를 손으로 납땜해도 여전히 남는 장사일 겁니다. 이미 있는 공정을 키우는 게 연구에 더 투자하는 것보다 합리적이죠.
(이미 있는 공정을 키우는 게 연구에 더 투자하는 것보다 합리적이죠.)
연구 투자를 전반적으로 멈춘 것 같지는 않습니다. 특정 분야 하나만 접은 거죠.
"수십 년을 매달렸는데 상용화 방법을 못 찾았으니 다른 걸 해 보겠다"는 건, 다른 회사들이 다른 결과를 얻었더라도 건전한 결론입니다.
저 로드맵 이미지, 글자가 깨진 것 같은데요.
6F²ζÅ D램이 나오면 사고 싶어 신난다고 말하고 싶지만, 아마 존재하지도 않는 AI 데이터센터용으로만 따로 빼놓겠죠.
그래도 그 사이에 쌓아 둘 창고 공간은 있잖아요.
그럼요, 아직 발전소가 없는 엔비디아 칩 랙들 사이사이에 끼워 넣죠, 뭐.
이 사이트는 광고가 너무 공격적이라 읽을 수가 없어요.
제가 틀렸으면 좋겠지만, 가까운 미래에 D램 BOM 비용을 GB당 1달러 아래로 끌어내릴 만한 큰 돌파구는 아직 안 보입니다. 4F^2로도 그렇게는 안 될 거고요.
6T와 4T의 차이를 보여 주는 이미지를 넣지 않은 건 아쉽네요. 좋은 게 하나 있습니다.
https://semiwiki.com/forum/threads/samsung-teases-16-layer-3d-dram-with-vct-dram-as-a-stepping-stone-for-future-ram.20285/
저한테는 그게 좀 헷갈리네요. 8F와 6F 도해는 왜 6F가 셀당 면적이 작은지 보여 주지 않습니다.
그건 실제 셀 레이아웃이 아니라서 완전히 오해를 부릅니다.
6F^2 셀에 관한 마이크론 특허(US 6,975,531)를 찾아보는 게 훨씬 도움이 됩니다.
문제의 핵심은 이렇습니다. 이상적인 메모리 어레이 셀은 수직선과 수평선이 교차하는 지점에 만들어집니다. 선 하나의 폭은 2F(즉 금속 폭 + 간격 폭)이므로 셀 면적은 2F * 2F = 4F^2입니다.
하지만 대부분의 D램 셀은 실제로는 수평선 2개와 수직선 1개가 교차하는 지점에 있습니다. 하나뿐인 선은 저장된 비트 값을 싣는 양방향 데이터 라인이고, 한 쌍의 선은 쓰기 선택선과 읽기 선택선입니다.
읽기용과 쓰기용 트랜지스터를 따로 쓰면 성능이 더 좋습니다.
선 2개가 선 1개와 교차하는 셀을 단순하게 배치하면 면적이 2F * 4F = 8F^2입니다.
여러 부품을 위로 겹쳐 쌓고 인접한 셀끼리 일부 선을 공유해 간격을 생략하는 식으로 최적화하면 면적을 2F * 3F = 6F^2로 줄일 수 있습니다.
6F^2 셀에는 트랜지스터가 3개 있는데, 면적을 줄이려고 드레인을 소스 위에 쌓고 트랜지스터 하나를 다른 트랜지스터 위에 쌓습니다.
4F^2 D램 셀을 만드는 방법은 여러 가지입니다. 예를 들어 부품을 수직으로 훨씬 더 많이 쌓거나, 현대 기술로 트랜지스터 하나짜리 셀로 돌아갈 수 있겠지만, 공정 비용이 훨씬 높아지는 것을 다이 면적 감소가 상쇄하는지는 분명하지 않습니다.
마이크론은 면적이 줄어도 비용은 더 높아진다고 주장하고, 중국 업체를 포함한 경쟁사들은 반대로 주장합니다.
비용이 더 높을 수는 있겠죠... 마이크론한테는요.
세부 사항은 하나도 모르지만, D램은 기본적으로 엄청나게 많은 비트의 집합이고 각 비트는 커패시터 하나와 트랜지스터 하나로 이루어져 있습니다.
8F 제곱 도해에서는 워드 라인과 비트 라인이 만나는 교차점 하나 건너 하나마다 커패시터가 있습니다. 선(과 선 사이 간격)의 폭이 2F라면 2Fx4F 직사각형 하나에 비트 하나, 즉 8F 제곱당 비트 하나입니다.
6F 제곱 도해에서는 워드 라인 하나 건너 하나마다 모든 비트 라인에 커패시터가 있습니다. 선(과 선 사이 간격)의 폭이 2F라면 2Fx3F 직사각형마다 비트 하나, 즉 6F 제곱당 비트 하나입니다. (비트가 없는 워드 라인은 간격을 맞추거나 트랜지스터를 구동하는 데 필요한 것 같은데, 그냥 설명용 그림이라 별 의미가 없는 것일 수도 있습니다.)
4F 제곱 도해에서는 모든 워드 라인의 모든 비트 라인에 트랜지스터가 있습니다. 이러면 2Fx2F 정사각형마다 비트 하나, 즉 4F 제곱당 비트 하나입니다.
세 방식으로 같은 F로 D램을 만들 수 있다면 4F 제곱은 8F 제곱보다 밀도가 두 배입니다. F가 일정하게 유지되지 않으면 당연히 이야기가 좀 유동적이 되고요.